電路板設計中，為了盡量減少串擾，微帶線和帶狀線的布線可以遵循幾種指導原則。對于雙帶線版圖，布線是在兩層內板上進行，兩面都有一個電壓參考面，這時最好所有鄰近層板的導線都采用正交布線技術，盡量增大兩個信號層之間的介質材料厚度，并最小化每個信號層與其鄰近參考平面間的距離，同時保持所需要的阻抗。

　　微帶線或帶狀線布線指導原則

　　線跡間距至少三倍于電路板布線層間介質層的厚度；最好使用仿真工具預先模擬其行為。

　　對臨界高速網絡用差分代替單端拓撲，以把共模噪聲的影響減至最小。在設計限度內，盡量匹配差分信號路徑的正負引腳。

　　減小單端信號的耦合效應，留有適當間隔(大于三倍的線跡寬度)，或者是在不同板層上布線(鄰近層布線彼此正交)。此外，使用仿真工具也是滿足間距要求的一個好辦法。

　　把信號端接信號間的并行長度減至最短。

　　同時轉換噪聲

　　時鐘和I/O數據速率提高時，輸出轉換次數相應減少，信號路徑放電充電期間的瞬態電流隨之增大。這些電流可能造成板級接地彈跳現象，即接地電壓/Vcc瞬間上升/下降。非理想電源的大瞬態電流會導致Vcc的瞬間下降(Vcc下降或凹陷)。下面給出了幾條很好的板設計規則，有助于減少這些同時轉換噪聲的影響。

可用I/O被完全利用時推薦的信號

圖為可用I/O被完全利用時推薦的信號、電源和接地層數目。

　　把不用的I/O引腳配置為輸出引腳，并低電壓驅動，以減小接地彈跳。

　　盡量減少同時轉換輸出引腳的數目，并使它們在整個FPGA I/O部分均勻分配。

　　不需要高邊緣速率時，FPGA輸出端選用低壓擺率。

　　把Vcc安插到多層板的接地平面之間，以消除高速線跡對各層的影響。

　　把全部板層都用于Vcc和接地可使這些平面的電阻和電感最小，從而提供一個電容和噪聲更低的低電感源，并在鄰近這些平面的信號層上返回邏輯信號。

　　預加重、均衡

　　最先進的FPGA所具有的高速收發器能力，讓它們成為高效的可編程系統級芯片元件，同時也為電路板設計人員帶來了獨特的挑戰。一個關鍵問題，尤其與版圖有關的，是與頻率相關的傳輸損耗，主要由趨膚效應和介電損耗引起。當高頻信號在導體表面(比如PCB跡線)傳輸時，由于導線的自感，就會產生趨膚效應。這種效應減小了導線的有效傳導面積，削弱了信號的高頻分量。介電損耗是由板層之間介質材料的電容效應所造成的。趨膚效應與頻率的平方根成比例，而介電損耗與頻率成比例；因此，介電損耗是高頻信號衰減的主要損耗機制。

　　數據速率越高，趨膚效應和介電損耗就越嚴重。對1Gbps的系統，鏈路上信號電平的降低尚可接受，但在6Gbps的系統上就不能接受了。不過，現在的收發器具有發射器預加重(pre-emphasis)和接收器均衡(equalization)功能，可以補償高頻信道的失真。它們還可增強信號完整性，放寬線跡長度的限制。這些信號調節技術延長了標準FR-4材料的壽命，能支持更高的數據率。由于FR-4材料中的信號衰減，在以6.375Gbps的速率工作時，允許的跡線長度被限制在幾英寸范圍。而預加重和均衡功能可以將之延長到40多英寸。

　　某些高性能FPGA中集成有可編程預加重及均衡功能，如Stratix II GX器件，故其能采用FR-4材料，并放寬最大跡線長度等版圖限制，降低電路板成本。預加重功能可有效提升信號的高頻分量。Stratix II GX中的4抽頭預加重電路能減小信號分量的散射(從一位擴散到另一位的空間)。預加重電路可提供最大500%的預加重，根據數據率、跡線長度和鏈路特性，每個抽頭可被優化到最大16級。

　　Stratix II GX接收器包含一個增益級和線性均衡器，可補償信號衰減。除了輸入增益級之外，該器件還讓電路板設計人員擁有最大17dB的均衡水平，可利用16個均衡器級中的任意一級來克服板損耗的問題。均衡和預加重功能可用于音樂會環境或用于單獨優化特定鏈路。

　　在系統運行時，或者是在其插入到背板或其它底盤之后進行卡配置時，設計人員可以改變Stratix II GX FPGA中的預加重和均衡級。這就給予了系統設計人員自動把預加重和均衡級設置為預定值的靈活性。另外，根據板子被插入到底盤或背板上的哪一個插槽，也可以動態確定這些值。

　　EMI問題和調試

　　印制電路板引起的電磁干擾與電流或電壓隨時間的變化，以及電路的串聯電感直接成比例。高效的電路板設計有可能把EMI最小化，但不一定完全消除。消除“入侵者”或“熱”信號，以及適當參考接地平面發送信號，也有助于減少EMI。最后，采用當今市場很常見的表面貼裝元件也是減少EMI的一種方法。

　　調試和測試復雜的高速PCB設計已越來越困難，因為某些傳統的板調試方法，比如測試探針和“針床式(Bed-of-nails)”測試儀，可能不適用于這些設計。這種新型的高速設計可以利用具有系統內編程功能的JTAG測試工具和FPGA可能帶有的內建自測試功能。設計人員應該使用相同的指導方針來設置JTAG測試時鐘輸入(TCK)信號作為系統時鐘。此外，把一個器件的測試數據輸出和另一個器件的測試數據輸入之間的JTAG掃描鏈線跡長度減至最短也是相當重要的。

　　要利用嵌入式高速FPGA進行成功的設計，需要充沛的高速板設計實踐，以及對FPGA功能的充分了解，如引腳安排、電路板材料和堆疊、電路板布局，以及終端模式等的了解。內建收發器的預加重 (pre-emphasis)和均衡功能的合理使用也很重要。上述幾點結合起來就可以實現一個具有穩定的可制造性的可靠設計。所有這些因素的仔細考量，加上正確的仿真和分析，就可以把電路板原型中發生意外的可能性降至最小，并將有助于減輕電路板開發項目的壓力。